富士通研、チップ間通信で世界最高速となる56Gbps受信回路を開発

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2014.6.13（金）14:45

　富士通研究所は13日、CPUなどのチップ間データ通信において、世界最高速である毎秒56ギガビット（Gbps）の高速データを受信可能な受信回路を開発したことを発表した。次世代サーバへの搭載などが期待されるという。

　近年、CPUを多数接続した大規模システムが構築されており、現在のサーバでは、データ通信速度が毎秒数ギガビットから十数ギガビットへと高速化されている。次世代の高性能サーバでは、現行の2倍の高速化に当たる56Gbpsの通信速度への期待が高まっていたが、受信時に劣化した信号波形を補正する回路の処理能力向上が課題となっていた。

　受信回路の高速化には、劣化した入力信号波形を補償する回路「DFE」（Decision Feedback Equalizer）が使われる。56Gbpsの通常の回路設計でDFEは16個連結されるが、従来技術ではタイミングエラーを解消できなかった。

　今回富士通研は、1ビット前の選択結果から得られる候補2つをあらかじめ計算しておき、2ビット前のビット値が決定すると1ビット前のビット値と現在のビット値が同時に決定することで並列処理が可能な先読み方式を新たに考案。これにより演算時間が短縮されるため、56Gbpsで動作する受信回路の開発に成功した。

　これにより、次世代サーバやスーパーコンピュータ内において、CPUの性能が倍になっても、ピン数を増やす事なくCPU間通信を広帯域化することが可能となる見込み。光モジュール通信の規格であるOIF標準規格にも対応できるため、光モジュールの小型化による低電力化やシステム全体の高性能化も期待される。今後富士通研では、2016年度の実用化を目指し開発を進める。

《冨岡晶》